名稱：32位加法器設(shè)計Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

32位加法器設(shè)計：

1、設(shè)計32位加法器，輸入輸出均為32位，有進位輸出。

2、首先設(shè)計16位加法器。

3、調(diào)用16位加法器，組成32位加法器。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 資源占用

6. Testbench

7. 仿真圖

部分代碼展示:

//32位加法器
module?adder_32(
input?[31:0]?data_a,//輸入a
input?[31:0]?data_b,//輸入b
output?[31:0]?data_c,//和c
output?cout//輸出進位
);
wire?[15:0]low_result?;
wire?low_cout???;
wire?[15:0]high_result_0?;
wire?high_cout_0???;
wire?[15:0]high_result_1?;
wire?high_cout_1???;
//計算低16位和
adder_16?i_adder_16(
.?cin???(1'b0),//輸入進位
.?data_a(data_a[15:0]),//輸入a低16位
.?data_b(data_b[15:0]),//輸入b低16位
.?result(low_result),//和
.?cout??(low_cout)?//輸出進位（溢出）
);
//計算高16位和（有進位）
adder_16?i0_adder_16(
.?cin???(1'b1),//輸入進位
.?data_a(data_a[31:16]),//輸入a高16位
.?data_b(data_b[31:16]),//輸入b高16位
.?result(high_result_0),//和
.?cout??(high_cout_0)?//輸出進位
);
//計算高16位和（無進位）
adder_16?i1_adder_16(
.?cin???(1'b0),//輸入進位
.?data_a(data_a[31:16]),//輸入a高16位
.?data_b(data_b[31:16]),//輸入b高16位
.?result(high_result_1),//和
.?cout??(high_cout_1)?//輸出進位
);

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