知識星球（星球名：芯片制造與封測技術社區(qū)，星球號：63559049）里的學員問：柵介質層是如何發(fā)展的？為什么先進制程用高k材料做柵介質層？

先進節(jié)點用什么做柵介質層？

如上表，45nm 及以下節(jié)點，采用HKMG（High-k Metal Gate）工藝，使用高k材料做柵介質層；45nm以上的節(jié)點，主要使用氧化硅做柵介質層。

什么是柵介質層？

如上圖，圖中位于上方的灰色區(qū)域表示柵極（gate），通過施加電壓在柵極，控制源極和漏極之間的電流溝道形成與否。柵極下面的淺黃色層表示柵介質層，隔離柵極和單晶基底，防止二者有直接電流導通。

什么是柵極漏電流？

隨著工藝節(jié)點的縮小，芯片尺寸減小，柵氧化層不斷變薄，當柵介質層非常薄（小于2nm）或高電壓時，電子通過隧穿效應穿過介質層，導致柵極和基底之間存在漏電流。

漏電流會導致的問題?

芯片功耗增加，發(fā)熱量增加，開關速度降低。如在邏輯電路中，漏電流會導致門級邏輯電路中的電平漂移。

為什么要用高k材料？

高k介質材料具有比傳統(tǒng)的SiO?更高的介電常數(shù)（k值）。高k介質種類有：

電容公式：?C=??Ad = (ep此iln c處ot fr略c{A去d)?d 是介電常數(shù)，AA是電容器的面積，dd是介電層的厚度。如公式所示，在C一定時，?越大，A/d的比值可以更小。即使用高k介質，可以在保持電容的同時，增加介電層的厚度d。高 k 材料的物理厚度是氧化硅的 3~6 倍多，因為電子隧穿電流與絕緣層厚度成指數(shù)關系，這將顯著減小柵介質層的量子隧穿效應，從而有效的改善柵極漏電流。

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